電子設(shè)計自動化課程總結(jié)

電子設(shè)計自動化課程總結(jié)

班級：自動化0901

姓名：石亞文

學(xué)號：201*020201*8

我對電子設(shè)計自動化比較感興趣，所以在開學(xué)之初選了這門公選課，經(jīng)過１６周的學(xué)習(xí)和老師耐心的教導(dǎo)，我對電子設(shè)計自動化有了一定的了解與認識。下面我將對本門課程闡述幾點：

EDA是電子設(shè)計自動化（ElectronicDesignAutomation）的縮寫，在20世紀90年代初從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。

《EDA技術(shù)》主要介紹EDA技術(shù)中最常用的兩個工具軟件Protel201*和Multisim7。Protel201*是Altium公司推出的第一套完整的板卡級設(shè)計系統(tǒng)，由于Protel進入我國較早，已成為國內(nèi)電子設(shè)計者的首選軟件。Multisim7是加拿大圖像交互技術(shù)公司（IIT公司）推出的以Windows為基礎(chǔ)的電子線路仿真工具，以其操作簡單、實用性強的特點成為高校電子工程類專業(yè)學(xué)生的必修課程。

首先，熟悉了幾種仿真工具：

１SPICE.SPICE可對電路進行非線性直流分析、非線性瞬態(tài)分析和線性交流分析。被分析的電路中的元件可包括電阻、電容、電感、互感、獨立電壓源、獨立電流源、各種線性受控源、傳輸線以及有源半導(dǎo)體器件。SPICE內(nèi)建半導(dǎo)體器件模型，用戶只需選定模型級別并給出合適的參數(shù)。SPICE模型由兩部分組成：模型方程式(ModelEquations)和模型參數(shù)(ModelParameters)。由于提供了模型方程式，因而可以把SPICE模型與仿真器的算法非常緊密地聯(lián)接起來，可以獲得更好的分析效率和分析結(jié)果。SPICE模型的分析精度主要取決于模型參數(shù)的來源(即數(shù)據(jù)的精確性)，以及模型方程式的適用范圍。而模型方程式與各種不同的數(shù)字仿真器相結(jié)合時也可能會影響分析的精度。除此之外，PCB板級的SPICE模型仿真計算量較大，分析比較費時。

2MultisimMultisim是美國國家儀器（NI）有限公司推出的以Windows為基礎(chǔ)的仿真工具，適用于板級的模擬/數(shù)字電路板的設(shè)計工作。它包含了電路原理圖的圖形輸入、電路硬件描述語言輸入方式，具有豐富的仿真分析能力。工程師們可以使用Multisim交互式地搭建電路原理圖，并對電路進行仿真。Multisim提煉了SPICE仿真的復(fù)雜內(nèi)容，這樣工程師無需懂得深入的SPICE技術(shù)就可以很快地進行捕獲、仿真和分析新的設(shè)計，這也使其更適合電子學(xué)教育。通過Multisim和虛擬儀器技術(shù)，PCB設(shè)計工程師和電子學(xué)教育工作者可以完成從理論到原理圖捕獲與仿真再到原型設(shè)計和測試這樣一個完整的綜合設(shè)計流程。

３MATLABMATLAB是矩陣實驗室（MatrixLaboratory）的簡稱，是美國MathWorks公司出品的商業(yè)數(shù)學(xué)軟件，用于算法開發(fā)、數(shù)據(jù)可視化、數(shù)據(jù)分析以及數(shù)值計算的高級技術(shù)計算語言和交互式環(huán)境，主要包括MATLAB和Simulink兩大部分。MATLAB是由美國mathworks公司發(fā)布的主要面對科學(xué)計算、可視化以及交互式程序設(shè)計的高科技計算環(huán)境。它將數(shù)值分析、矩陣計算、科學(xué)數(shù)據(jù)可視化以及非線性動態(tài)系統(tǒng)的建模和仿真等諸多強大功能集成在一個易于使用的視窗環(huán)境中，為科學(xué)研究、工程設(shè)計以及必須進行有效數(shù)值計算的眾多科學(xué)領(lǐng)域提供了一種全面的解決方案，并在很大程度上擺脫了傳統(tǒng)非交互式程序設(shè)計語言（如C、Fortran）的編輯模式，代表了當(dāng)今國際科學(xué)計算軟件的先進水平。對“Ｔop-Down”設(shè)計方法也有了一定的了解：一種逐步求精的設(shè)計程序的過程和方法。對要完成的任務(wù)進行分解，先對最高層次中的問題進行定義、設(shè)計、編程和測試，而將其中未解決的問題作為一個子任務(wù)放到下一層次中去解決。這樣逐層、逐個地進行定義、設(shè)計、編程和測試，直到所有層次上的問題均由實用程序來解決，就能設(shè)計出具有層次結(jié)構(gòu)的程序。按自頂向下的方法設(shè)計時,設(shè)計師首先對所設(shè)計的系統(tǒng)要有一個全面的理解.然后從頂層開始,連續(xù)地逐層向下分解,起到系統(tǒng)的所有模塊都小到便于掌握為止。.

最后學(xué)習(xí)了VHDL，VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。

相對其他語言，VHDL有一下幾點優(yōu)勢（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。

隨著市場需求的增長，集成工藝水平也在不斷提高，導(dǎo)致我們要把所學(xué)知識充分利用，不斷創(chuàng)造，不斷成熟：1.模擬集成電路設(shè)計：這塊是前端中的前端，技術(shù)流中的技術(shù)流，模擬集成電路設(shè)計工程師需要掌握扎實的電路分析能力，需要掌握扎實的半導(dǎo)體器件物理知識以及集成電路生產(chǎn)工藝方面的知識，另外，還要學(xué)習(xí)信號與系統(tǒng)等，可謂面面俱到。另外，由于模擬集成電路設(shè)計具有前瞻性，目前國內(nèi)很少有系統(tǒng)的學(xué)習(xí)資料，所以需要工程師有很強的分析問題、解決問題的能力，并且在工作中會不斷給自己充電。2.數(shù)字集成電路設(shè)計：數(shù)字設(shè)計也是集成電路設(shè)計領(lǐng)域的前端技術(shù)，數(shù)字集成電路設(shè)計工程師要對電路的整體功耗、時序、面積有著很深刻的了解。數(shù)字電路的優(yōu)劣通常是各公司競爭的籌碼，所以數(shù)字前端的工作往往具有很強的挑戰(zhàn)性。一個好的數(shù)字前端不但要具有一定的電路分析能力，還要有很強的編程、腳本構(gòu)建能力，也是市面上稀缺的人才。

最后，感謝老師的辛勤教誨，希望以后還有機會與老師同在一個課堂。

擴展閱讀：電子設(shè)計自動化課程設(shè)計報告

哈爾濱工業(yè)大學(xué)（威海）

電子設(shè)計自動化課程設(shè)計報告

學(xué)生姓名：學(xué)號：學(xué)院：專業(yè)：年級：指導(dǎo)教師：日期：

楊忠雷

080260215信息科學(xué)與工程學(xué)院電子科學(xué)與技術(shù)專業(yè)08級韓良201*年8月31日

摘要：VGA（視頻圖形陣列）作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。本設(shè)計

是基于GW48系統(tǒng)SOPC實驗箱，依據(jù)VGA顯示的原理，“拋棄”VGA顯示專用芯片，利用FPGA(現(xiàn)場可編程門陣列)設(shè)計VGA接口對于更深入學(xué)習(xí)接口技術(shù)有很大的幫助，同時可以將要顯示的數(shù)據(jù)直接送到顯示器上顯示，省去了計算機的處理過程，能加快數(shù)據(jù)的處理速度和節(jié)約硬件成本。

關(guān)鍵詞：FPGA,VGA,顯示接口電子設(shè)計自動化課程設(shè)計報告

201*級電子科學(xué)與技術(shù)

楊忠雷

一、FPGA的原理

CPLD、FPGA是在PAL、GAL等基礎(chǔ)上發(fā)展起來的一種具有豐富的可編程I/O引腳、邏輯宏單元、門電路以及RAM空間的可編程邏輯器件，幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件。CPLD的設(shè)計是基于乘積項選擇矩陣來實現(xiàn)的，而FPGA基于查找表來設(shè)計的。查找表就是實現(xiàn)將輸入信號的各種組合功能以一定的次序?qū)懭隦AM中，然后在輸入信號的作用下，輸出特定的函數(shù)運算結(jié)果。其結(jié)構(gòu)圖如圖1所示：

圖1.FPGA查找表單元

一個N輸入查找表(LUT，LookUpTable)可以實現(xiàn)N個輸入變量的任何邏輯功能，如N輸入“與”、N輸入“異或”等。

輸入多于N個的函數(shù)、方程必須分開用幾個查找表（LUT）實現(xiàn)（如圖2

所示）。

圖2FPGA查找表單元內(nèi)部結(jié)構(gòu)

該系統(tǒng)設(shè)計中，F(xiàn)PGA芯片用的是ALTERA公司的EP1K30QC208-2，它的系統(tǒng)結(jié)構(gòu)如圖3所示。它由若干個邏輯單元和中央布線池加I/O端口構(gòu)成

圖3EP1K30QC208內(nèi)部結(jié)構(gòu)

二、VGA接口

VGA的全稱為VideoGraphicArray，即顯示繪圖陣列。在PC行業(yè)發(fā)展的初

期，VGA以其支持在640X480的較高分辨率下同時顯示16種色彩或256種灰度，同時在320X240分辨率下可以同時顯示256種顏色的良好特性得到廣泛支持。后來，廠商們紛紛在VGA基礎(chǔ)上加以擴充，如將顯存提高至1M并使其支持更高分辨率如800X600或1024X768，這些擴充的模式就稱之為VESA(VideoElectronicsStandardsAssociation，視頻電子標(biāo)準(zhǔn)協(xié)會)的SuperVGA模式，簡稱SVGA，現(xiàn)在的顯卡和顯示器都支持SVGA模式。

圖4VGA接口

VGA接口就是顯卡上輸出模擬信號的接口，也叫D-Sub接口。VGA接口是一種D型接口，上面共有15針空，分成三排，每排五個。VGA接口是顯卡上應(yīng)用最為廣泛的接口類型，絕大多數(shù)的顯卡都帶有此種接口。表1VGA管腳定義管腳123456789101112131415定義紅基色red綠基色green藍基色blue地址碼IDBit自測試(各家定義不同)紅地綠地藍地保留(各家定義不同)數(shù)字地地址碼地址碼行同步場同步地址碼(各家定義不同)通過模擬VGA接口和計算機連接的顯示器的工作原理，是計算機內(nèi)部以數(shù)字方式生成的顯示圖像信息，被顯卡中的數(shù)字/模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、B三原色信號和行、場同步信號，信號通過電纜傳輸?shù)斤@示設(shè)備中。對于模擬顯示設(shè)備，如模擬CRT顯示器，信號被直接送到相應(yīng)的處理電路，驅(qū)動控制顯像管生成圖像。而對于LCD、DLP等數(shù)字顯示設(shè)備，顯示設(shè)備中需配置相應(yīng)的A/D(模擬/數(shù)字)轉(zhuǎn)換器，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號。在經(jīng)過D/A和A/D2次轉(zhuǎn)換后，不可避免地造成了一些圖像細節(jié)的損失。VGA接口應(yīng)用于CRT顯示器無可厚非，但用于連接液晶之類的顯示設(shè)備，則轉(zhuǎn)換過程的圖像損失會使顯示效果略微下降。CRT顯示器因為設(shè)計制造上的原因，只能接受模擬信號輸入，也就是我們?yōu)槭裁丛贑RT顯示器上只看到VGA接口的原因。三、VGA顯示接口原理

計算機顯示器的顯示有許多標(biāo)準(zhǔn)，常見的有VGA、SVGA等。本系統(tǒng)采用FPGA來實現(xiàn)圖像顯示控制器，這在產(chǎn)品開發(fā)設(shè)計中有許多實際應(yīng)用。

常見的彩色顯示器，一般由CRT（陰極射線管）構(gòu)成，彩色是由G、R、B（綠：Green，紅：Red，藍：Blue）三基色組成。顯示是用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生GRB三基色，合成一個彩色像素。掃描從屏幕的左上方開始，從左到右，從上到下，進行掃描，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間，CRT對電子束進行消隱，每行結(jié)束時，用行同步信號進行行同步；掃描完所有行，用場同步信號進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱，預(yù)備下一場的掃描。

對于普通的VGA顯示器，其引出線共含5個信號：G、R、B：三基色信號；HS：行同步信號；VS：場同步信號。

對于5個信號的時序驅(qū)動，對于VGA顯示器要嚴格遵循“VGA工業(yè)標(biāo)準(zhǔn)”，即640×480×60Hz模式。通常我們用的顯示器都滿足工業(yè)標(biāo)準(zhǔn)，因此我們設(shè)計VGA控制器時要參考顯示器的技術(shù)規(guī)格。

圖5是VGA行掃描、場掃描的時序圖：

圖5VGA行掃描、場掃描時序圖

表2VGA參考時序設(shè)計

VGA工業(yè)標(biāo)準(zhǔn)所要求的頻率：時鐘頻率（Clockfrequency）：25.175MHz（像素輸出的頻率）；行頻（Linefrequency）：31469Hz；場頻（Fieldfrequency）：59.94Hz（每秒圖像刷新頻率）。

四、FPGA的設(shè)計實現(xiàn)

設(shè)計VGA圖像顯示控制需要注意兩個問題：一個是時序的驅(qū)動，這是完成設(shè)計的關(guān)鍵，時序稍有偏差，顯示必然不正常，甚至?xí)�損壞彩色顯示器；另一個是VGA信號的電平驅(qū)動。

顯示控制器設(shè)計提示：顯示器的技術(shù)規(guī)格提供的行頻一般都滿足在30-45KHz（保守數(shù)據(jù)），場頻一般滿足在50-75Hz（保守數(shù)據(jù)），針對以上保守數(shù)據(jù)，我們以30KHz的行頻進行掃描時所需時鐘頻率為：30KHz×800（行周期）=24MHz,則場頻為：30KHz÷525（場周期）=57.14Hz，針對實驗箱的條件，可以用12MHz的信號經(jīng)過倍頻（EP1K30QC208-2芯片特有的功能，在MaxPlusII軟件中調(diào)用參數(shù)可設(shè)置兆功能元件庫mega_lpm的CLKLOCK元件來倍頻）來產(chǎn)生24MHz的時鐘頻率，參考設(shè)計的頂層文件如下圖所示：

圖5.VGA接口實現(xiàn)頂視圖

VGACORE模塊包含了掃描時序產(chǎn)生模塊、圖像描述模塊。時序產(chǎn)生模塊的設(shè)計可參考圖5所示來設(shè)計，圖像描述模塊主要通過640×480個像素點來描述圖像。如本項設(shè)計的彩條信號發(fā)生器可通過圖像描述模塊產(chǎn)生如下表所示的3種顯示模式，共6種顯示變化的圖像。

表3VGA圖形編碼1行彩條1：白黃青綠品紅藍黑2：黑藍紅品綠青黃白2豎彩條1：白黃青綠品紅藍黑2：黑藍紅品綠青黃白3棋盤格1：棋盤格顯示模式12：棋盤格顯示模式2上表顏色對應(yīng)的編碼為：表4VGA顏色編碼顏色黑藍紅品綠青黃白G00001111R00110011B01010101在設(shè)計完彩條信號發(fā)生器的基礎(chǔ)上很容易完成漢字/圖像的設(shè)計。由于本設(shè)計是對視頻數(shù)據(jù)進行處理，用普通的設(shè)計方法（不使用專用芯片），在單芯片上實現(xiàn)是不可思議的，而在此用FPGA設(shè)計，輕松地達到了面積和速度上的要求。

五、程序及仿真

（一）、管腳分配

本設(shè)計采用主板上的VGA接口實驗?zāi)Ｊ剑耗Ｊ?時鐘及控制

clk----->pin_29clock9實驗要求采用12M的時鐘rst----->pin_240鍵8，低電平有效，作為使能信號MD----->pin_233鍵1，模式選擇信號，共有6種模式顯示器輸出

R----->pin_180PIO29G----->pin_181PIO30B----->pin_182PIO31HS----->pin_183PIO32VS----->pin_185PIO34

（二）、彩條發(fā)生器程序?qū)崿F(xiàn)及仿真

1、主程序modulezui(clk_25m,rst_n,//系統(tǒng)控制hsync,vsync,vga_rgb,MD//VGA控制);

inputclk_25m;//25MHzinputrst_n;//低電平復(fù)位inputMD;

//FPGA與VGA接口信號outputhsync;//行同步信號outputvsync;//場同步信號output[2:0]vga_rgb;

//--------------------------------------------------//坐標(biāo)計數(shù)reg[9:0]x_cnt;//行坐標(biāo)reg[9:0]y_cnt;//列坐標(biāo)

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)x_cnt

wirevalid=valid_r;

wire[9:0]x_dis;//橫坐標(biāo)顯示有效區(qū)域相對坐標(biāo)值0-639wire[9:0]y_dis;//豎坐標(biāo)顯示有效區(qū)域相對坐標(biāo)值0-479

assignx_dis=x_cnt-10"d142;assigny_dis=y_cnt-10"d33;

//--------------------------------------------------//---------------------------------------------reg[2:0]cnt;

always@(posedgeMDornegedgerst_n)beginif(!rst_n)cnt=10"d320&&x_dis<10"d400)vga_rgb=10"d480&&x_dis<10"d560)vga_rgbif(x_dis>=10"d0&&x_dis<10"d80)vga_rgb=10"d160&&x_dis<10"d240)vga_rgb=10"d320&&x_dis<10"d400)vga_rgb=10"d480&&x_dis<10"d560)vga_rgb=10"d60&&y_dis<10"d120)vga_rgb=10"d180&&y_dis<10"d240)vga_rgb=10"d300&&y_dis<10"d360)vga_rgb=10"d420&&y_dis<10"d480)vga_rgb=10"d0&&y_dis<10"d60)vga_rgb=10"d120&&y_dis<10"d180)vga_rgb=10"d240&&y_dis<10"d300)vga_rgb=10"d360&&y_dis<10"d420)vga_rgb=10"d0&&y_dis<10"d60)vga_rgb=10"d120&&y_dis<10"d180)vga_rgb=10"d240&&y_dis<10"d300)vga_rgb=10"d360&&y_dis<10"d420)vga_rgbdefault:;endcaseend

if(cnt==3"d5)begincase(x_dis)10"d0:begin//當(dāng)x坐標(biāo)回到0時，讓顯示色彩數(shù)據(jù)根據(jù)當(dāng)前的y坐標(biāo)值重新復(fù)位

if(y_dis>=10"d0&&y_dis<10"d60)vga_rgb=10"d120&&y_dis<10"d180)vga_rgb=10"d240&&y_dis<10"d300)vga_rgb=10"d360&&y_dis<10"d420)vga_rgb3、仿真波形（三）、字符顯示程序及仿真

1、主程序

`timescale1ns/1psmodulevga_char(clk_25m,rst_n,//系統(tǒng)控制hsync,vsync,vga_rgb//VGA控制);

inputclk_25m;//25MHzinputrst_n;//低電平復(fù)位//FPGA與VGA接口信號outputhsync;//行同步信號outputvsync;//場同步信號output[2:0]vga_rgb;

//--------------------------------------------------//坐標(biāo)計數(shù)reg[9:0]x_cnt;//行坐標(biāo)reg[9:0]y_cnt;//列坐標(biāo)

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)x_cnt

assignhsync=hsync_r;assignvsync=vsync_r;

//--------------------------------------------------//有效顯示標(biāo)志位產(chǎn)生regvalid_yr;//行顯示有效信號

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)valid_yrchar_line5=24"h421010,char_line6=24"h421010,char_line7=24"h421010,char_line8=24"h7e1010,char_line9=24"h421010,char_linea=24"h421010,char_lineb=24"h421010,char_linec=24"h421010,char_lined=24"he77c38,char_linee=24"h000000,char_linef=24"h000000;

reg[4:0]char_bit;//顯示位計算

always@(posedgeclk_25mornegedgerst_n)if(!rst_n)char_bitelsevga_rgbt_rst_n=1;$display("Runningtestbench");

#1000$stop;end

always#0.04t_clk_25m=~t_clk_25m;endmodule

3、仿真波形

六、總結(jié)

通過本次課程設(shè)計我對FPGA以及VGA接口顯示有了進一步的了解，對我今后的學(xué)習(xí)有一定的啟迪作用，使我對FPGA設(shè)計產(chǎn)生了新的認識，并產(chǎn)生了很濃厚的興趣。并且通過這次設(shè)計我更加意識到團隊的作用，收獲了友誼。

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