流水線的總結(jié)

流水線的總結(jié)

首先，第一個(gè)是我們懂得了什么叫做團(tuán)隊(duì)精神，在流水線上工作是不能隨便離崗或

停頓下來，如果流水線上有一個(gè)人離崗或停頓將會(huì)影響整條生產(chǎn)線的速度，連累到整條線的員工，同時(shí)質(zhì)量也要有所保證，不能馬虎，哪怕是看起來不大重要，都有可能被老師檢查出來重新返工，那樣浪費(fèi)整條生產(chǎn)線上的同學(xué)的時(shí)間。這就使我們學(xué)會(huì)了辦事情謹(jǐn)慎、認(rèn)真、仔細(xì)的對(duì)待，學(xué)會(huì)了團(tuán)結(jié)，分工和互相協(xié)調(diào)，使我們體會(huì)到團(tuán)隊(duì)精神在工作中的重要性。其次，我們學(xué)會(huì)了勤儉節(jié)約的好習(xí)慣，理解到什么是“粒粒皆辛苦”，的名句，同學(xué)們平常在學(xué)校里大手大腳的花錢，而在工廠里看到員工們辛辛苦苦拼命的加班才得到哪點(diǎn)血汗錢時(shí)，在我們自己辛辛苦苦地做板子，用自己血汗做成功的板子，才真正的體會(huì)廠里的工人得到“錢”是來之不易�？梢哉f這次實(shí)習(xí)給我們上了一堂無形的思想道德課，讓我們受益匪淺，教育深刻。其三，我們學(xué)會(huì)了溝通，學(xué)會(huì)處理好身邊的人際關(guān)系，學(xué)會(huì)在苦中作樂的技巧，在生產(chǎn)線上工作是比較枯燥的，一直都反復(fù)的做那份工作，如果沒有同身邊的同事溝通，處理好身邊的人際關(guān)系，一個(gè)人是很孤獨(dú)，同時(shí)在一個(gè)工位上工作時(shí)間長(zhǎng)了，前后工位之間將免不了有磨擦出現(xiàn)，處理不好，將影響我們的工作質(zhì)量。這就讓我們懂得了人際關(guān)系的重要性，一個(gè)好的人緣將會(huì)給我們的工作帶來了無限的方便和歡樂。其四，我們?cè)诠ぷ髦袑W(xué)會(huì)了研究。在工作中，方法中的正確和方便性非常重要，直接影響到生產(chǎn)的效率，我們?cè)谧约旱膷徫簧献鍪炝藢?duì)自己所做的工作也仔細(xì)研究起來，細(xì)心分析其方法，模具的缺點(diǎn)，自己研制出一套更加便捷簡(jiǎn)單的方法來提高自己的速度和減少工作量，真正充分體現(xiàn)出大學(xué)生的不同之處，體現(xiàn)了大學(xué)生的風(fēng)采。

總的來說，我們?cè)谶@一次學(xué)習(xí)到了很多在校園、在課堂上、課本上學(xué)不到的東西，也使同學(xué)們了解很多和懂得了做人的道理，特別是體會(huì)到生活中的艱辛和找工作的不容易。在此，我要感謝老師，感謝你的照顧和幫助。相信這次珍貴的經(jīng)歷會(huì)一直伴隨著我以后的工作生活。千里之行，始于足下，我會(huì)通過這次學(xué)習(xí)，更加懂得知識(shí)和實(shí)踐的積累，不斷充實(shí)自己。

擴(kuò)展閱讀：FPGA流水線個(gè)人總結(jié)

FPGA流水線概括

之前一篇博文（流水線加法器設(shè)計(jì)（Verilog））介紹了2級(jí)流水線4位全加器，本來目的是和之前不運(yùn)用流水線的加法器延時(shí)進(jìn)行比較，不過結(jié)果程序?qū)懙貌惶�好，也被codeman大俠指出了錯(cuò)誤的地方，于是嘗試一下從新改寫，于是有了這篇博文。

流水線設(shè)計(jì)是用于提高所設(shè)計(jì)系統(tǒng)運(yùn)行速度的一種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運(yùn)行在盡可能高的頻率上，但如果某些復(fù)雜邏輯功能的完成需要較長(zhǎng)的延時(shí)，就會(huì)使系統(tǒng)很難運(yùn)行在高的頻率上，在這種情況下，可使用流水線技術(shù)，即在長(zhǎng)延時(shí)的邏輯功能快中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減少每個(gè)部分的處理延時(shí)，從而使系統(tǒng)的運(yùn)行頻率得以提高。流水線設(shè)計(jì)的代價(jià)是增加了寄存器邏輯，即增加了芯片資源的耗用。

流水線操作概念示意圖

流水線設(shè)計(jì)的概念:

所謂流水線設(shè)計(jì)實(shí)際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)。K級(jí)的流水線就是從組合邏輯的輸入到輸出恰好有K個(gè)寄存器組（分為K級(jí)，每一級(jí)都有一個(gè)寄存器組）上一級(jí)的輸出是下一級(jí)的輸入而又無反饋的電路。

組合邏輯設(shè)計(jì)轉(zhuǎn)化為流水線設(shè)計(jì)

上圖表示如何將把組合邏輯設(shè)計(jì)轉(zhuǎn)換為相同組合邏輯功能的流水線設(shè)計(jì)。組合邏輯設(shè)計(jì)：這個(gè)組合邏輯包括兩級(jí)。

第一級(jí)的延遲是T1和T3兩個(gè)延遲中的最大值；第二級(jí)的延遲等于T2的延遲。

為了通過這個(gè)組合邏輯得到穩(wěn)定的計(jì)算結(jié)果輸出，需要等待的傳播延遲為：

[max(T1,T3)+T2]

流水線：

在從輸入到輸出的每一級(jí)插入寄存器后，流水線設(shè)計(jì)的第一級(jí)寄存器所具有的總的延遲為T1與T3時(shí)延中的最大值加上寄存器的Tco（觸發(fā)時(shí)間）。同樣，第二級(jí)寄存器延遲為T2的時(shí)延加上Tco。采用流水線設(shè)計(jì)為取得穩(wěn)定的輸出總體計(jì)算周期為：

max(max(T1,T3)+Tco,(T2+Tco))流水線設(shè)計(jì)需要兩個(gè)時(shí)鐘周期來獲取第一個(gè)計(jì)算結(jié)果，而只需要一個(gè)時(shí)鐘周期來獲取隨后的計(jì)算結(jié)果。開始時(shí)用來獲取第一個(gè)計(jì)算結(jié)果的兩個(gè)時(shí)鐘周期被稱為采用流水線設(shè)計(jì)的首次延遲（latency)。

但對(duì)于CPLD來說，器件的延遲如T1、T2和T3相對(duì)于觸發(fā)器的Tco要長(zhǎng)得多，并且寄存器的建立時(shí)間Tsu也要比器件的延遲快得多。因此流水線設(shè)計(jì)獲得比同功能的組合邏輯設(shè)計(jì)更高的性能。

采用流水線設(shè)計(jì)的優(yōu)勢(shì)在于它能提高吞吐量（throughput)。

首次延遲（latency）（從輸入到輸出）最長(zhǎng)的路徑進(jìn)行初始化所需要的時(shí)間總量；

吞吐延遲執(zhí)行一次重復(fù)性操作所需要的時(shí)間總量。

假設(shè)T1、T2和T3具有同樣的傳遞延遲Tpd。組合邏輯設(shè)計(jì)：

首次延遲為2*Tpd吞吐延遲為2*Tpd

流水線設(shè)計(jì)：

首次延遲為2*（Tpd+Tco)吞吐延遲為Tpd+Tco

如果CPLD硬件能提供快速的Tco，則流水線設(shè)計(jì)相對(duì)于同樣功能的組合邏輯設(shè)計(jì)能提供更大的吞吐量。

如Xilinx的XC9572-7的Tpd為7.5ns，Tco為4.5ns。

點(diǎn)擊看原圖

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上圖是上述4級(jí)流水線加法器的框圖，從該圖可以看出，上面的加法器采用5級(jí)緩存、4級(jí)加法，每一個(gè)加法器實(shí)現(xiàn)8位數(shù)據(jù)和一個(gè)進(jìn)位的相加，整個(gè)加法器只受8位全加器的工作速度的限制。

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例化后可以看到4個(gè)8位全加器和緩存。頂層測(cè)試程序：

布線布局后仿真（選擇XC3S500E）

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4個(gè)時(shí)鐘周期后獲得計(jì)算結(jié)果。

延時(shí)大概為5ns。

注意：

要注意在加法的過程中的位寬問題

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